重读基础—计算机硬件及组成原理学习笔记(四)

第四章 同步逻辑简介

上面一章讲的是异步逻辑,就是”不同步”的逻辑.但是在包含数百万逻辑门的计算机中,我们希望能够通过某种主控信号(时钟信号)来同步逻辑状态,好让事情能够按照定义好的状态序列进行下去.所以本章开始主要学习同步逻辑.

我在看本章的时候,遇到很比较大的困难,因为本章的电路连接开始变得复杂.越来越觉得靠脑子去算状态有点力不从心了.于是我上网找了一个数字电路模拟器,事情才开始变得有些简单.不过,我觉得不用太care本章的细节(甚至下面两章所讲的技术细节也不用太在意),因为我发现,就算不那么善于根据电路画出时序图,也不会影响下面的汇编及体系课程.但是如果仔细的学习了这三章,就会非常透彻的了解到,那些电气工程师在最初是如何用一堆的电子器件焊出一台房子那么大的计算机的.

首先,让我们看一个比较诡异的电路,我承认当我第一次看到的时候,我晕了.




这个图里面,两个门的输出又分别是对方的输入.虽然这种连接方式很怪异,但是其还是有自己的名字:反馈(feedback).这个电路叫RS触发器,它电路有以下几个特点:
1.输出成对互补出现
2.当给A施加一个负脉冲后,状态翻转,而后再施加负脉冲,则状态不会变.
3.当对A施加脉冲不再改变状态时,对B施加负脉冲就会使状态改变为原有状态.

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触发器
RS触发器很重要,因为其引入了一个新的概念:状态依赖(State
dependency),既新的状态除了与输入端有关,而且也与之前的输出状态有关.



从上面RS触发器演变成的新电路,JK触发器.这个触发器的缺点是当J,K同时1时,线路会变得不稳定.那么为了解决这个问题,是构造一个有两个串联门控RS触发器的电路.这样就构成了如下电路图,它被称之为JK主从触发器.


JK主从触发器的好处就在于,当JK同时为1时,将不会如JK触发器般那样产生不可控的结果,而仅仅是会使输出翻转.当然,如果将JK输入采用一个源,并加入非门屏蔽掉两者同时为1的情况出现,就会产生如下图的D触发器.

D触发器有一个很有意思的特性,既当时钟信号变低时,输出端Q与D完全一致.换种说法就是:在时钟信号的下降沿,输入D上的数据被存储到了这个电路单元中,并显示于输出Q上.
D触发器的D…其实就是Data的意思.

我其实是一个存储单元. –D触发器

借助D触发器能保存信号和同步特性,我们可以很容易的将串行信号更新为并行信号–时序图可以参考书本。

由于D触发器涵盖了状态依赖随时钟信号同步更新的特性,就为我们引入状态机提供了器件基础。